Konsepsyon chip se youn nan priyorite devlopman nan chak peyi, ak agrandi endistri konsepsyon chip Lachin nan pral ede diminye depandans peyi mwen an sou bato etranje yo. Nan atik anvan yo, editè a yon fwa prezante koule pou pi devan ak ranvèse nan konsepsyon chip ak kandida yo nan konsepsyon chip. Nan atik sa a, editè a ap prezante ba ou aktyèl chip konsepsyon chapit-optimize a ak realizasyon nan konsomasyon pouvwa a pyebwa revèy nan konsepsyon chip RFID la.
NT BECA
UHF RFID se yon chip tag idantifikasyon frekans radyo UHF. Chip la adopte yon mòd ekipman pou pouvwa pasif: apre li fin resevwa enèji konpayi asirans lan, inite RF devan-fen an jenere yon siyal pouvwa Vdd bay chip la tout antye nan travay. Akòz limit yo nan sistèm nan ekipman pou pouvwa, chip la pa ka jenere yon gwo kondwi aktyèl, se konsa konsepsyon ki ba-pouvwa te vin yon zouti pi gwo nan pwosesis la devlopman chip. Yo nan lòd yo fè pati nan sikwi dijital pwodwi tankou konsomasyon pouvwa ti ke posib, nan pwosesis la dijital sikwi konsepsyon lojik, nan adisyon a senplifye estrikti nan sistèm (fonksyon senp, sèlman gen modil la kodaj, modil dekodaj, nimewo o aza modil jenerasyon, revèy , Reyajiste modil, inite kontwòl memwa Kòm byen ke modil la kontwòl an jeneral), se konsepsyon sikwi asenkron adopte nan desen an nan kèk sikwi. Nan pwosesis sa a, nou te wè ke paske pyebwa revèy la konsome yon gwo pati nan konsomasyon pouvwa a nan lojik dijital la (apeprè 30% oswa plis), diminye konsomasyon pouvwa a nan pyebwa revèy la te vin tou yon rediksyon nan konsomasyon pouvwa a nan lojik dijital ak pouvwa a nan chip la tag tout antye. Yon etap enpòtan pou konsomasyon.
2 Chip konpozisyon pouvwa ak metòd diminye konsomasyon pouvwa
2.1 Konpozisyon nan konsomasyon pouvwa
Figi 1 Konpozisyon nan konsomasyon pouvwa chip
Dinamik konsomasyon pouvwa sitou gen ladan kout-sikwi konsomasyon pouvwa ak ranvèrsan konsomasyon pouvwa yo, ki se eleman prensipal yo nan konsomasyon pouvwa a nan konsepsyon sa a. Kouran sikwi konsomasyon pouvwa a se konsomasyon pouvwa entèn la, ki te koze pa kous la enstantane kout ki te koze pa tib la P ak tib la N yo te vire sou nan yon sèten moman nan aparèy la. Se konsomasyon pouvwa woulman ki te koze pa chaje a ak dechaje nan kapasite a chaj nan pwodiksyon an nan aparèy la CMOS. Leakage konsomasyon pouvwa sitou gen ladan konsomasyon pouvwa ki te koze pa flit subthreshold ak flit pòtay.
Jodi a, de sous ki pi enpòtan yo nan konsomasyon pouvwa yo se: konvèsyon kapasite ak flit subthreshold.
2.2 Metòd prensipal pou redwi konsomasyon pouvwa a
Figi 2 Metòd prensipal pou diminye konsomasyon pouvwa chip
2.2.1 Diminye vòltaj ekipman pou pouvwa a Vdd
Voltage Island: modil diferan itilize diferan tension ekipman pou pouvwa.
MulTI-nivo Voltage Eskalad: Gen plizyè sous vòltaj nan menm modil la. Chanje ant sous vòltaj sa yo selon aplikasyon diferan.
Dinamik Voltage Frekans Eskalad: Vèsyon an modènize nan "ajisteman vòltaj milti-nivo", ki dinamik ajiste vòltaj la dapre frekans lan k ap travay nan chak modil.
AdapTIve Voltage Scaling: Yon vèsyon modènize nan DVFS ki itilize yon sikwi fidbak ki ka kontwole konpòtman sikwi ajiste vòltaj la adaptativman.
Sub-papòt sikwi (konsepsyon an se pi difisil, epi li toujou rete nan sijè ki abòde lan rechèch akademik)
2.2.2 Diminye frekans f ak pousantaj woulman A
Kòd optimize (èkstraksyon faktè komen, reutilize resous, operasyon isolaTIon, travay seri diminye konsomasyon pouvwa pik, elatriye)
Gated revèy
Multi-revèy estrateji
2.2.3 Diminye kapasite chaj (CL) ak gwosè tranzistò (Wmos)
Diminye inite sekans
Zòn chip ak rediksyon echèl
Pwosesis amelyore
2.2.4 Diminye flit aktyèl Ileak
Kontwòl papòt vòltaj (papòt vòltaj) (papòt vòltaj ↑ fuit aktyèl ↓ si w ap itilize MTCMOS, VTCMOS, DTCMOS)
Kontwole vòltaj la pòtay (Voltage Gate) (pa kontwole vòltaj la pòtay-sous kontwole aktyèl la flit)
Transistor Stack (konekte tranzistò redondants nan seri, ogmante rezistans diminye aktyèl flit)
Gated ekipman pou pouvwa (Power gaTIng oswa PSO) (lè modil la pa ap travay, fèmen pouvwa a efektivman diminye aktyèl la flit)
3 Optimize nan konsomasyon pouvwa pyebwa revèy nan RFID chip
Lè chip la ap travay, yon gwo pati nan konsomasyon pouvwa a se akòz woulman nan rezo a revèy. Si rezo a revèy se gwo, pèt la pouvwa ki te koze pa pati sa a pral gwo anpil. Pami anpil teknoloji ki ba-pouvwa, revèy la gatèd gen efè a kontrent pi fò sou konsomasyon nan pouvwa baskile ak konsomasyon pouvwa entèn yo. Nan konsepsyon sa a, konbinezon de teknoloji revèy milti-nivo ak yon estrateji espesyal optimize pyebwa revèy sove yon gwo pati nan konsomasyon pouvwa. Pwojè sa a te itilize yon varyete de estrateji optimize pou konsomasyon pouvwa nan konsepsyon lojik la, epi li te eseye kèk metòd nan sentèz la back-end ak konsepsyon fizik. Atravè plizyè optimize pouvwa ak iterasyon nan devan ak dèyè, yo te konsepsyon lojik kòd la ak konsomasyon pouvwa minimòm lan entegre apwòch.
4.1 Manyèlman ajoute revèy gating nan etap RTL
Figi 3 Schematic dyagram nan revèy gatèd
modil data_reg (En, Done, clk, soti)
opinyon En, clk;
opinyon [7: 0] Done;
pwodiksyon [7: 0] soti;
toujou @ (posedge clk)
si (En) soti = Done;
endmodil
Objektif la nan etap sa a se sitou doubl: Premye a se ajoute yon inite revèy gatèd kontwole to a woulman ak diminye konsomasyon nan pouvwa dinamik plis rezonab selon revèy la pwobabilite woulman nan chak modil. Dezyèm lan se yo pwodwi yon rezo revèy ak yon estrikti balanse otank posib. Li ka garanti ke kèk tanpon revèy ka ajoute nan etap nan sentèz nan pye bwa a revèy back-end diminye konsomasyon pouvwa. Ka ICG (entegre Gating) inite a nan bibliyotèk la selil FOUNDRY dwe dirèkteman itilize nan konsepsyon kòd aktyèl la.
4.2 Zouti yo nan faz la sentèz yo se eleman nan pòtay lavil la entegre
Figi 4 Gated ensèsyon revèy pandan sentèz lojik
#Set opsyon revèy gating, default max_fanout se san limit
set_clock_gating_style -sequential_cell latch \
-positive_edge_logic {entegre} \
-kontrol_point anvan \
-control_signal scan_enable
# Kreye yon pyebwa revèy plis balanse pa mete "toujou pèmèt" ICGs
mete power_cg_all_registers vre
mete power_remove_redundant_clock_gates vre
read_db design.gtech.db
top_design tèt
lyen
sous design.cstr.tcl
# Antre revèy gating
insert_clock_gating
konpile
#Jenere yon rapò sou revèy gating eleman
report_clock_gating
Rezon ki fè etap sa a se sèvi ak zouti entegre (DC) otomatikman insert inite a gatèd yo nan lòd yo plis redwi konsomasyon pouvwa.
Li ta dwe remake ke anviwònman yo paramèt pou mete ICG, tankou fanout maksimòm (pi gwo a fanout la, plis pouvwa a ekonomize, plis balanse fanout la, ki pi piti a skew a, tou depann de konsepsyon an, jan yo montre nan figi a), ak anviwònman paramèt minimum_bitwidth Anplis de sa, li nesesè insert yon ICG nòmalman louvri pou estrikti kontwòl pòtay ki pi konplèks pou fè estrikti rezo revèy la pi ekilibre.
4.3 Optimize konsomasyon pouvwa nan etap sentèz pyebwa revèy la
Figi 5 Konparezon de estrikti pyebwa revèy (a): milti-nivo kalite pwofondè; (b): kèk nivo plat kalite
Premye prezante enfliyans nan paramèt konplè pyebwa revèy la sou estrikti pyebwa revèy la:
Skew: Clock skew, objektif la an jeneral nan pye bwa a revèy.
Reta ensèsyon (latansi): reta total nan chemen revèy la, ki itilize pou limite ogmantasyon nan kantite nivo pyebwa revèy la.
Max taranstion: Tan maksimòm konvèsyon an limite kantite tanpon ki ka kondwi pa tanpon premye nivo a.
Max Kapasite Max Fanout: Kapasite maksimòm chaj la ak fanout maksimòm limite kantite tanpon ki ka kondwi pa tanpon premye nivo a.
Objektif final la nan sentèz pyebwa revèy nan konsepsyon jeneral se diminye revèy skew. Ogmante kantite nivo yo epi redwi chak nivo fanou ap envesti plis tanpon ak plis presizyon balanse latansi nan chak chemen revèy pou jwenn yon ti skew. Men, pou konsepsyon ki ba-pouvwa, espesyalman lè frekans nan revèy ki ba, kondisyon yo distribisyon yo pa trè wo, kidonk li espere ke echèl la nan pyebwa a revèy ka redwi diminye konsomasyon nan dinamik pouvwa oblije chanje ki te koze pa pyebwa a revèy. Jan yo montre nan figi a, pa diminye kantite nivo nan pyebwa revèy la ak ogmante fanout, gwosè a nan pyebwa revèy la ka efektivman redwi. Sepandan, akòz rediksyon an nan kantite tanpon, yon pyebwa revèy ki gen yon nimewo ki pi piti nan nivo pase yon pyebwa revèy milti-nivo Jis apeprè balanse latansi nan chak chemen revèy, epi pou yo jwenn yon skew pi gwo. Li ka wè ke ak objektif pou diminye echèl la nan pyebwa a revèy, ki ba-pouvwa sentèz pyebwa revèy se nan frais de ogmante yon skew sèten.
Espesyalman pou chip RFID sa a, nou itilize TSMC 0.18um CMOS LOGIC / MS / RF pwosesis, ak frekans revèy la se sèlman 1.92M, ki trè ba. Nan moman sa a, lè yo itilize revèy la pou sentèz pyebwa revèy, se revèy la ki ba diminye echèl la nan pyebwa a revèy. Pouvwa konsomasyon sentèz pyebwa revèy la sitou kouche kontrent yo nan skew, latansi ak transiton. Depi restriksyon fanout ap ogmante kantite nivo pyebwa revèy ak ogmante konsomasyon pouvwa a, valè sa a pa mete. Valè default nan bibliyotèk la. Nan pratik, nou te itilize 9 kontrent pyebwa revèy diferan, ak kontrent yo ak rezilta complète yo montre nan tablo 1.
5 Konklizyon
Jan yo montre sa nan Tablo 1 an, tandans jeneral la se ke pi gwo skew sib la se, ki pi piti gwosè a pyebwa revèy final la, ki pi piti a kantite tanpon pyebwa revèy, ak pi piti a ki koresponn a konsomasyon pouvwa dinamik ak estatik. Sa ap sove pyebwa revèy la. Rezon ki fè konsomasyon. Li ka wè ke lè skew sib la pi gran pase 10ns, konsomasyon pouvwa a fondamantalman pa chanje, men valè a skew gwo pral pote sou deteryorasyon nan distribisyon an kenbe ak ogmante kantite tanpon mete lè repare distribisyon an, se konsa yon yo ta dwe fè konpwomi. Soti nan tablo a Estrateji 5 ak estrateji 6 yo se solisyon yo pi pito. Anplis de sa, lè anviwònman an skew optimal chwazi, ou ka wè tou ke pi gwo valè tranzisyon Max la se, pi ba konsomasyon pouvwa final la se. Sa a ka konprann tankou pi long tan an tranzisyon siyal revèy la, ki pi piti a enèji ki nesesè yo. Anplis de sa, anviwònman an nan kontrent nan latansi ka elaji otank posib, ak valè li yo gen ti efè sou rezilta konsomasyon pouvwa final la.
lòt pwodwi nou an:
